您的硬件设计更快，更轻松，更高效
更高效
Sigasi Studio指导您完成复杂的代码设计。提供有关错误和自动完成建议的即时反馈。减少开发时间，并帮助您和您的团队编写更好的VHDL，Verilog和SystemVerilog代码。
更轻松
如果您想像专业人士一样编写VHDL，Verilog或SystemVerilog代码，则基本的文本编辑器不会做。Sigasi Studio是一种智能设计工具，可提供高级设计帮助。如果您可以开车……或开车去目的地，为什么要走？
快点
我们的秘密要素是超快速的内置编译器。由于Sigasi Studio在键入时会理解您的代码，因此它可以帮助您提高工作效率，产生更高质量的作品并在工作中表现出色。Sigasi Studio 4.5破解版是用于VHDL和（系统）Verilog语言的智能开发环境（IDE）。与其他xDT插件（如JDT和CDT）一样，它包含一
个在后台透明运行的超快速解析器和编译器。在您进行修改的任何特定时刻，该工具都完全理解HDL概念方面的设计。
代码编辑
代码完成，取决于您在代码中的位置，包括组件实例化。Sigasi Studio会在您键入时标记您的语法错误，因此您可以立即修复它们。该代码的格式和美化一致。
代码浏览
Sigasi Studio充当VHDL和SystemVerilog代码浏览器，因此您可以浏览设计以了解大型和复杂的传统设计。通过图形浏览，您可以创建代码的外观，立即更新并交叉链接到您的代码。
代码检查
键入时看到错误，并获得有关可疑代码的警告。节省时间和金钱，因为您需要更少的时间来编写更好的VHDL和SystemVerilog代码，并且可以腾出宝贵的时间进行代码审查。
- 交互式图表
- State Machine Diagrams
- Block Diagrams
- 文档生成器
- 导出PDF
- 导出文档来源
Sigasi Studio is an Intelligent Development Environment (IDE) for the VHDL and (System)Verilog languages. As other xDT plugins, such as JDT and CDT, it contains an ultra-fast parser and compiler that runs transparently in the background. At any given moment as you make modifications, the tool fully understands the design in terms of HDL concepts.
The IDE ensures that you are writing syntactically correct VHDL – as you type it – by highlighting errors and suggesting corrections. Accordingly, it drastically increases your productivity by helping you write, inspect and modify your designs in a very intuitive way.In addition, Sigasi Studio provides Block and State Machine Diagram, as well as Documentation Generators, which automatically interpret your design as it is being built.
Sigasi Studio XPRT is a newest flagship product and offers all Sigasi Studio features, both new and trusted. It will include all features you know from Sigasi Studio XL and XL-DOC, and has a lot more new features for you to discover.
Everything from Sigasi Studio XL, plus- Interactive Diagrams
- State Machine Diagrams
- Block Diagrams
- Documentation Generator
- Export PDF
- Export documentation sources
新功能没有速度，生产力就无法提高。因此，我们很自豪地向您展示Sigasi Studio 4.5版本，Sigasi Studio的编辑器的速度大大提高了多达3倍。我们还添加了HTML文档，许多新的lintings等。更快的编辑器 我们为提高Sigasi Studio的Verilog，SystemVerilog和VHDL编辑器的速度付出了很多努力。我们为编辑器重新设计了Sigasi的引擎，以便在后台运行更多任务。即使在编辑大型源文件时，这也可以防止您阻塞用户界面。如果您使用UVM，则差异将非常明显。对于具有大量`include文件的项目，Sigasi Studio现在甚至快了3倍。HTML文档导出
我们在Sigasi Studio中实现了一个新的文档引擎。这个新引擎直接从您的HDL来源生成HTML。这比以前的“ 基于DocBook的流程 ” 更快，更简单。基于DocBook的流程太复杂且难以定制。新的HTML输出更易于共享和自定义（例如，使用Microsoft Word）。Sigasi Studio提供了两种版本的html输出：
带有嵌入式图表的HTML：结果保存在一个独立的html文件中。该文件非常易于共享。
带有链接图的HTML：图文件保存在单独的文件中。这样可以更轻松地自定义文档
更多棉绒 新的（系统）Verilog棉絮：
检查packed struct，packed union然后untagged union
检查caseSystemVerilog case语句中是否缺少项目
新的VHDL棉绒：
报告中未使用的声明 package body
报告protected类型中未使用的声明
检查是否在record初始化中设置了所有字段
检查重复的package body声明
不允许VHDL关键字作为library名称
检查顺序语句中的重复标签
分配给聚合时检查矢量宽度
[img]file:///https://insights.sigasi.com/img/releasenotes/4.5/aggregates-size.png[/img]
output ports从未分配的报告
[img]file:///https://insights.sigasi.com/img/releasenotes/4.5/unwritten-port.png[/img]
分割编辑器视图 该拆分编辑已经为VHDL和（系统）Verilog的编辑功能。
其他新的和值得注意的变化
设置顶级现在有一个图标
[img]file:///https://insights.sigasi.com/img/releasenotes/4.5/set-top.png[/img]
[框图]在（System）Verilog框图中支持非ANSI端口声明
[框图]仅在框图中显示活动SystemVerilog编辑器的内容，过滤`include文件的内容。
[VHDL]改进了字段分配的大纲record
[VHDL改进的悬停procedure参数：显示模式（in，out，inout）
[img]file:///https://insights.sigasi.com/img/releasenotes/4.5/procedure-hovers.png[/img]
[VHDL] use现在，子句quickfix尝试重用现有library子句，而不是添加重复项
[img]file:///https://insights.sigasi.com/img/releasenotes/4.5/use-clause.png[/img]
将Xtext依赖关系更新为 2.18.0
Sigasi Studio的独立版本现在基于Eclipse 2019-06（4.12）。插件版本可在Eclipse 4.7.3a及更高版本上使用（不变）
中的默认堆大小sigasi.ini已从更新1.5G为3G。如果要调整堆大小，请按照以下说明进行操作。
Bug修复
[工具链]在工具链首选项页面中允许空的默认参数
[（System）Verilog]包含文件中的注释折叠
[VHDL]将声明式项悬停在受保护的类型中
[（System）Verilog]在“预处理器”属性页中自动完成
[（System）Verilog]在“预处理器”属性页中允许空白内容
[（System）Verilog] 使用“ 撤消 ”时重新评估“预处理器”属性页。
[VUnit]支持以下链接资源 run.py
[（System）Verilog]匿名嵌套顺序块没有语法错误
[VHDL]在if带有二进制或一元表达式的语句中使用net时，net搜索未显示负载
[VHDL]索引端口映射中的VHDL格式化错误
[（System）Verilog] 内存不足错误，用于评估无效的预处理程序代码
[（System）Verilog]找不到参考 `includes
[VHDL] Nicer悬停于记录类型
[混合] VHDL代码中的Verilog模块实例化出现意外错误
[混合] Verilog模块的VHDL组件声明自动完成功能应使用整数类型作为参数的泛型
[Other]设置新顶层时，CSV顶层导出并不总是更新
感谢您的“ 对讲”报告，我们可以解决许多其他问题
系统要求
Sigasi Studio Standalone支持：
Windows：Windows 10（64位）或更高版本
macOS 10.14 Mojave
Linux：RedHat Enterprise Linux RHEL 7.5（64位）或更高版本
在支持的操作系统的更多信息，可以发现在Eclipse网站上
您自己的Eclipse安装中的Sigasi Studio作为插件：
Eclipse 4.7.3a Oxygen直至Eclipse IDE 2019-03
Java JRE 8或更高版本
我们建议Sigasi Studio 至少有4GB的可用内存，并且您需要约300MB的可用磁盘空间。
有兴趣的，联系
8020169@qq.com
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